Paginación

OPERACION DE PAGINACION Y TLB (LADO DERECHO)

ε  = tiempo de lectura de la memoria cache
t = tiempo de lectura de memoria real
ε < t
α = tasa de aciertos
tiempo de acceos efectivo (TAE)
TAE = +t) α +((1- α )( ε +2t))

EJEMPLO

Establecer el EAT para un procesador con 1 nivel de paginacion con tiempo de acceso de memoria de 100ns, tiempo de busqueda es 20ns y una tasa de aciertos en cache de 98%

ns = nano segundos

t= 100ns,  ε =20ns, α =98% – 0.98

TAE = (20+100)x0.98+((1-0.98)(20+2(100))

TAE= 122 ns

 

Esquema de tablas de páginas de dos niveles

Ventajas de tablas multinivel

Si un proceso usa una parte pequeña de su espacio lógico: Ahorro en espacio para almacenar TPs.

Sea un proceso con dir lógica de 32b de 2 niveles (10b cada nivel), TP de 4KB, entrada a TP es 4B.

Si el proceso usa 12 MB superiores y 4MB inferiores:

Tenemos

Cada página N2 direcciona 4MB

Tamaño tablas de página:

1 TP N1 + 4 TP N2=5*4KB=20KB (frente a 4MB si utilizará todas las páginas).

Ejemplo de paginación de dos niveles

  • Una dirección lógica  (en una máquina de 32 bit con tamaño de página de 4K) está dividida en:
    • Un número de página de 20 bit.
    • Un desplazamiento de página de 12 bit.
  • Dado que la tabla de páginas es paginada, el número de página adicionalmente se divide en:
    • Un numero de página de 10 bits.
    • Un desplazamiento de página de 10 bit

 

 

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